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基于在系統可編程技術的PC運動控制卡研究
摘要：介紹了在系統可編程（ISP）器件及其優點，分析了PC多軸運動控制卡關鍵電路的作原理，并由高密度的ISP器件設計實現，運動結果表明所設計的電路完全達到了設計要求。
關鍵詞：在系統可編程 雙口RAM 多軸運動控制卡
當今，數控系統正在朝著高速度、高精度以及開放化、智能化、網絡化的方向發展，而高速度、高精度是通過控制執行部件（包括運行控制卡及伺服系統）來保證的。以往的運動控制卡主是基于單片機和分立數字電路制作的，用以實現位置控制、光柵信號處理等功能。由于器件本身執行速度慢、體積大、集成度低，并且結構固定，電路制作完成以后，無法改變其功能和結構。采用在系統可編程技術，應用ispLSI器件開發的PC——DSP多軸運動控制卡，能夠完全解決上述問題，適應數控系統發展的需要。
1 ISP器件及其優點
ISP（In-System Programmability）器件，是美國Lattice半導體公司于20世紀90年代初開發出的一種新型高密高速的現場可編程數字電路器件，具有在系統可編程能力和邊界掃描測試能力，非常適合在計算機、通信、DSP系統以及遙測系統中使用。
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在系統可編程技術與傳統邏輯電路設計比較，其優點在于：（1）實現了在系統編程的調試，縮短了產品上市時間，降低了生產成本。（2）無需使用專門的器件編程設置，已編程器件無須倉庫保管，避免了復雜的制造流程，降低了現場升級成本。（3）使用ISP器件，不僅能夠在可重構器件的基礎上設計開發自己的系統，還可以在不改變輸入、輸出管腳的條件下，隨時修改原有的數字系統結構，真正實現了硬件電路的“軟件化”，將器件編程和調試集中到生產最終電路板的測試階段，使系統調試數字系統硬件現場升級變得容易而且便宜[1]。
2 在系統可編程技術應用
2.1 系統描述
本所自主開發的多軸運動控制卡采用的是主-從式PC-DSP系統。PC機的主要任務是提供良好的人機交互環境；而DSP（數字信號處理器）則作為系統執行者，以高速度進行算法實現、位置調節和速度調節，然后經過16位的D/A將數據送給伺服控制單元。系統不但可以進行高速度高精度控制，同時也是一個DSP伺服系統的開發平臺。
PC運動控制卡采用美國德州公司DSP芯片TMS320F206作為系統的核心，運動控制卡由ISP模塊、DSP-PC通信雙口RAM模塊、光柵信號輸入模塊、數/模轉換電路模塊四部分組成（見圖1）。其中，ISP模塊中包括了可變地址的譯碼電路、輸入輸出緩沖/鎖存器電路、11位的自動加計數器電路、雙端口RAM的控制電路以及PC機和DSP測驗握手電路。本系統使用Lattice公司的ispLSI系列CPLD（復雜可編程邏輯器件）來實現這一部分數字電路和邏輯控制電路，如圖2所示。
2.2 雙端口RAM訪問控制的實現
對于本系統來說，PC機要發送控制指令和進行大量數據計算，數據交換應盡可能占用較少的機時和內存空間；此外，PC機的系統總線與DSP之間還要進行大量可靠的數據傳輸，它們均過多地占用CPU時間，導致CPU效降率低。使用雙端口RAM，交換信息雙方CPU將其當作自己存儲器的一部分，可保證高速可靠的數據通信。我們選用2K×8bit的IDT7132，完全能夠滿足本系統中數據交換的要求。對雙端口RAM訪問，一般有三種方式，即映射內存方式、DMA方式和擴展I/O方式。映射內存方式訪問雙端口RAM，不需要周轉，訪問速度快。實模式及保護模式下，能對確定內存空間進行訪問，實現對RAM任意存儲單元讀寫；但在32位的Windows98和Windows NT操作系統下，不支持對確定內存空間的訪問，要訪問雙端口RAM必須編寫復雜的硬件驅動程序，難度很大。DMA方式訪問端口RAM，傳送數據的速度靈活、擴展I/O方式訪問雙端口RAM，可以按實現要求分配I/O端口，實現對雙端口RAM所有存儲單元讀寫，這種方式軟、硬件設計都很簡單。所以，擴展I/O方式訪問雙端口RAM是最佳方案。
從技術上來說，PCI總線是最先進的，不僅速度快，而且支持即插即用等特性，但控制卡上雙端口RAM芯片是8們的IDT7132，而PCI總線是32位。為了簡化設計，對PC機一方，采用了16位ISA總線， 通過擴展I/O方式訪問雙端口RAM。實際占用了兩個I/O端口地址，一個作為計數器預置端口地址，一個作為雙端口RAM讀/寫端口地址。PC機在讀/寫存儲器之前，首先要通過預置數端口，用輸出指令將要訪問RAM存儲器的起始地址置入11位可預置加計數器中；以后每訪問一次讀/寫端口，執行一次讀/
寫操作，計數器中的地址就自動加1，計數器輸出指向RAM的下一個存儲單元。這樣，簡單地執行I/O指令，就可以傳送一批數據。而下位的微處理器（DSP）采用的是存儲器訪問方式，它將IDT7132的2K空間映射自己的外存儲器中，實現對雙端口RAM的任意存儲單元的訪問。
在PC機和DSP對端口RAM訪問時，只要不是同時訪問同一個存儲單元，就允許兩個端口對片內任何單元同時進行獨立的讀/寫操作，而且互不干擾。但兩個端口訪問同一存儲單元，會造成同時寫或者一側讀一側寫的訪問沖突，因此應避免這一訪問沖突發生。由于片內邏輯促裁可根據兩偶片選或地址信號同時到達的差別（小到5ns），對后到達一側進行封鎖，并同時輸出一個BUSY（約25ns）的低電平脈沖信號，利用這一信號，便可解決訪問沖突問題。一般來說，標準的ISA總線周期為3個時鐘周期，若主板ISA總線時鐘為8MHz，則一個時鐘周期為125ns；若總線時鐘為6MHz，則一個時鐘周期為167ns，相應的16位總線周期時間分別為375ns和501ns。所以對于PC機來說，可以將BUSY信號接ISA總線的I/OCHRDY信號線，總線周期中會自動插入一個等待周期（最多可達10個時鐘周期），直至BUSY信號拉高；同樣，對于DSP，BUSY信號接DSP芯片的READY信號線，系統總線也會自動插入等待周期，從而避免了PC—DSP對雙端口RAM的共享沖突。
無論是PC機還是DSP，傳送數據后都需要通知對方及時提取數據，以免后面數據對前面數據覆蓋，這就需要協調PC—DSP間的數據交換。通過中斷控制器可實現數據交換過程中兩個CPU之間相互中斷。對于PC機寫RAM操作完成之后，PC機通過端口1將中斷控制器2（DSP中斷控制器）置位，DSP響應中斷后進入中斷服務程序。在子程序中，DSP可以通過端口4將中斷控制器2復位。同理，DSP也可向PC機發中斷，PC機響應中斷后進入斷服務程序。
2.3 器件選擇和輸入方法
選擇可編程邏輯器件型號時，應注意到ISP模塊電路總共使用I/O管腳數目為52個，大約需要10～20個GLB單元。所以選用ispLSI1032E-100LJ84芯片來實現ISP模塊電路，它的集成度達到6000門，具有64個I/O引腳，寄存器超過96個，32個GLB單元，系統速度為100MHz，從資源和速度上能夠滿足該多軸運動控制卡的需求。同一芯片內的門電路、觸發器、三態門等參數特性完全一樣，抗干擾性能比原來分立器件構成的電路也有極大的提高，完全可能實現全數字的I/O電路。
使用Lattice公司提供的數字系統設計軟件ispEXPERT，邏輯設計可以采用原理圖、硬件描述語言（HDL）以及兩者混合采用三種方法輸入。本設計采用ABEL—HDL語言輸入和編寫測試向量，并且使用自己開發的編程板完成對器件的編程和下載。
2.4 主時序設計
以PC機為例，訪問雙端口RAM分以下兩步完成：
第一步是向PC機I/O端口中的數據端口送數據D0～D12，D0～D10（訪問RAM的起始地址）送至計數器，D11作為可預置計數器的LOAD信號；當D11為1時，計數器裝入預置數。D12作為讀寫控制位，D12為1時，PC機對RAM寫操作；為0時，對RAM讀操作。
第二步是通過PC機ISA總線的I/O端口讀寫RMA，每完成一次讀/寫，計數器輸出就指向下一個要訪問的RMA地址單元。時序如圖3所示。
3 功能仿真
為了保證本系統設計的正確性，在對ISP器件下載以前，首先對系統進行功能仿真。功能仿真的輸入信號由ABEL-HDL編寫測試矢量給出。仍以PC機訪問雙端口RAM為例，系統的功能仿真波形圖如圖4所示。
由圖4可以看出，假定訪問RAM的0x006地址，在LOAD（D11）信號到來后，當IOW的上升沿到來時（見圖4中1所示），預置數（OA3 OA2 OA1 OA0=0110，即十進制數6）寫入計數器。然后對雙端口RAM進行讀操作，PC讀信號（IOR）下降沿到來（見圖4中2所示），這時RAM的OEL端（數據輸出控制）為低電平（數據輸出有效），CEL端（RAM片選）為低電平（選中），RWL（RAM的讀寫控制）置高電平（讀有效），PC機讀取RAM中的數據；當IOR上升沿到來時（見圖4中3所示），計數器輸出地址加1（OA3 OA2 OA1 OA0=0111，即7），指向下一RAM地址。在預置數重新寫入計數器后（見圖4中4所示），對雙端口RAM進行寫操作。PC寫信號（IOW）上升沿到來，OEL端置高電平，CEL端置低電平，RWL置低電平（見圖4中5所示），PC機將數據寫入雙端口RAM中，計數器輸出地址自動加1。同理，DSP訪問雙端口RAM也可實現。
該運動控制卡經實際測試可以達到24MHz，時鐘信號到達輸出延遲為1.6ns，而ISA總線的數據傳輸率為16Mb/s，解決了數據傳輸的“瓶頸”問題，同時避免了以前的運動控制卡執行速度慢、體積大、集成度低，并且結構固定，電路制作完成以后，無法改變其功能和結構的缺點，抗干擾性能比分立器件構成的電路也有極大的提高。實際運行結果表明完全達到了設計要求。
實際上，DSP的應用也是本卡的核心技術之一，但是限于篇幅，不再介紹。
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